Dizajn UART -a u VHDL -u: 5 koraka
Dizajn UART -a u VHDL -u: 5 koraka

Sadržaj:

Anonim
Dizajn UART -a u VHDL -u
Dizajn UART -a u VHDL -u

UART označava univerzalni asinhroni prijemnik -odašiljač. To je najpopularniji i najjednostavniji protokol serijske komunikacije. U ovom uputstvu ćete naučiti kako dizajnirati UART modul u VHDL -u.

Korak 1: Šta je UART?

Za komunikaciju s različitim perifernim uređajima, procesori ili kontroleri obično koriste UART komunikaciju. To je jednostavna i brza serijska komunikacija. Budući da je UART minimalni zahtjev u gotovo svim procesorima, obično su dizajnirani kao Soft IP jezgre u VHDL-u ili Verilogu radi ponovne upotrebe i jednostavnosti integracije.

Korak 2: Specifikacije

Specifikacije dizajniranog UART -a date su u nastavku:

* Standardni UART signali.

* Brzina prijenosa koja se može konfigurirati od 600-115200.

* Uzorkovanje = 8x @prijemnik

* FPGA dokazan dizajn - na ploči Xilinx Artix 7.

* Testirano na UART perifernim uređajima, Hyperterminal uspješno - sve brzine prijenosa

Korak 3: Pristup dizajnu

  1. Dizajnirat ćemo 3 modula, koja ćemo kasnije integrirati kako bismo dovršili UART.

    • Modul odašiljača: Brine se o serijskom prijenosu podataka
    • Modul prijemnika: Brine se o prijemu serijskih podataka
    • Modul generatora prijenosa podataka: Brine se o generiranju takta prijenosa podataka.
  2. Modul generatora prijenosa dinamički se konfigurira. On generira dva takta prijenosa iz glavnog sata, prema željenoj brzini. Jedan za predajnik, drugi za prijemnik.
  3. Prijemnički modul koristi brzinu uzorkovanja 8x kako bi minimizirao vjerovatnoću greške u prijemu, tj. Takt prijenosa prijemnika je 8x takt odašiljača.
  4. Upravljački signali za kontrolu prijenosa i prijema, kao i signal za prekid.
  5. Standardno UART serijsko sučelje bez bita parnosti, jedan stop i start bit, 8 bitova podataka.
  6. Paralelni interfejs za komunikaciju sa hostom, tj. Procesorom ili kontrolerom, koji šalje i prima paralelne podatke na i sa UART -a.

Korak 4: Rezultati simulacije

Rezultati simulacije
Rezultati simulacije

Korak 5: Priložene datoteke

* UART odašiljač modul -vhd datoteka

* UART prijemnik modul - vhd datoteka

* Baud generator modul - vhd datoteka

* UART modul - Glavni top modul koji integrira gore navedene module - vhd datoteka

* Kompletna dokumentacija UART IP Core -a - pdf

Za sve upite, slobodno me kontaktirajte:

Mitu Raj

pratite me:

Za upite kontaktirajte: [email protected]

Preporučuje se:

Dizajn jednostavnog četvorosmjernog asocijativnog kontrolera predmemorije u VHDL-u: 4 koraka

Dizajn jednostavnog četvorosmjernog asocijativnog kontrolera predmemorije u VHDL-u: 4 koraka

Dizajn jednostavnog četvorosmjernog asocijativnog kontrolera predmemorije u VHDL-u: U mojim prethodnim uputama vidjeli smo kako dizajnirati jednostavan kontroler predmemorije s direktnim mapiranjem. Ovaj put idemo korak dalje. Dizajnirat ćemo jednostavan četverosmjerni set asocijativnih kontrolera predmemorije. Prednost? Manje propuštanja, ali po cijenu performanse

Dizajn programabilnog kontrolera prekida u VHDL -u: 4 koraka

Dizajn programabilnog kontrolera prekida u VHDL -u: 4 koraka

Dizajn programabilnog kontrolera prekida u VHDL -u: Oduševljen sam vrstama odgovora koje dobivam na ovom blogu. Hvala momci što ste posjetili moj blog i motivirali me da podijelim svoje znanje s vama. Ovaj put ću predstaviti dizajn još jednog zanimljivog modula koji vidimo u svim SOC -ovima - Interrupt C

Dizajn jednostavnog kontrolera predmemorije u VHDL -u: 4 koraka

Dizajn jednostavnog kontrolera predmemorije u VHDL -u: 4 koraka

Dizajn jednostavnog kontrolera predmemorije u VHDL -u: Pišem ovo uputstvo, jer mi je bilo malo teško nabaviti neki referentni VHDL kôd za učenje i započeti dizajniranje kontrolera predmemorije. Stoga sam sam dizajnirao predmemorijski kontroler od nule i uspješno ga testirao na FPGA. Imam p

Dizajn I2C Master u VHDL -u: 5 koraka

Dizajn I2C Master u VHDL -u: 5 koraka

Dizajn I2C Master -a u VHDL -u: U ovom uputstvu se raspravlja o dizajniranju jednostavnog I2C master -a u VHDL -u. NAPOMENA: kliknite na svaku sliku da biste vidjeli cijelu sliku

Dizajn jednostavnog VGA kontrolera u VHDL -u i Verilogu: 5 koraka

Dizajn jednostavnog VGA kontrolera u VHDL -u i Verilogu: 5 koraka

Dizajn jednostavnog VGA kontrolera u VHDL -u i Verilogu: U ovom uputstvu ćemo dizajnirati jednostavan VGA kontroler u RTL -u. VGA kontroler je digitalno kolo dizajnirano za pogon VGA ekrana. Čita iz Frame Buffer -a (VGA memorija) koji predstavlja okvir za prikaz i generira potrebno